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No.4004 2016.5.23
LVDSの覚え書き
□１．LVDSとは？
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2010年頃までに使われていたを差動駆動のシリアル伝送のことを指します。規格としては、ANSI TIA/EIA-644-A:2001 にて規定されています。狭義や本来の意味では、規格に沿う低電圧の差動信号をLVDSと呼びますが、デバイスとしてはシリアライザ、デシリアライザ（パラレルシリアル変換機能）を含めて指します。パラレルをシリアルに変換することで電線コストが下げられることが、メリットとして謳われています。
LVDSは、送信側と受信側が明確に決められた単方向通信ですが、M-LVDS、BUS-LVDSのようにスタブ配線による双方向通信もあります。双方向通信の場合、もちろん衝突の可能性があるため、CSMA/CDのような衝突検出などのソフトウェア的なプロトコル管理が別途必要になります。
LVDSは、主にデジタルRGBなどの多ビットパラレル出力がメインターゲットになっていました。
2010年頃にはデジタルRGB出力自体が消えつつあり、他にパラレル多ビットで出力されるデバイスもないため、急速に聞かれなくなりました。
現在デジタルRGBに代わって使用されている例えばMIPI(DSI)-HSは、同期クロック１チャンネル、データ１〜４チャンネルのLVDSを元にした差動出力をしています。デバイスとしては使われなくなりましたが、LVDSの概念自体は現在も使われています。
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□２．LVDSの利点、欠点
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(1) 長所、メリット
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・経路上の配線が減らせる
・TTL、CMOSの通信と比べて、EMIの改善が期待できる
・立ち上がり、立ち下がり時間が小さい
・定電流駆動のため、インピーダンス変化に強い
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・経路上の配線が減らせる
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具体例として、パラレル８本の線が２本に減らせます。
ただし動作クロックが上がるため、コネクタや配線のインピーダンスに厳密性が要求され、その分のコストが掛かります。
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・TTLレベルの通信と比べて、EMIの改善が期待できる
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２線間の電流の向きは常に相反するため、相互誘導作用によるEMI低減が期待できます。
高速なスイッチングで電流の向きが変わりますが、低電流のため磁界ノイズの影響は小さいはずです。
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・立ち上がり、立ち下がり時間が小さい
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オフセット電圧は常に一定です。信号となる電圧の変動幅が±175mVと小さいため、
高速通信で問題となる立ち上がり、立ち下がり時間が小さくできます。
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・定電流駆動のため、インピーダンス変化に強い
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アプリケーションノートを読む限りでは、電線経路にも厳密なインピーダンス管理を求めているため、
実際にインピーダンスの変動は起きないと思われます。
様々なメーカーの資料を読んでいて共通するのは、具体的な変動例が記載されていないことです。
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(2) 短所、デメリット
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・多ビットのパラレルバスの場合は複数の差動シリアルラインが必要
・LVDS ICの需要が減っている
・パラレルラインの伝送品質に依存する
・複数のパラレルラインに対応できない
・ジッターに弱い
・厳密なインピーダンス管理が求められる
・経路長が２倍になる
・電源ノイズに弱い
・同期クロック専用で２本の配線が必要
・レシーバーICを配置してパラレル信号に戻す必要がある
・LVDS IC分の部品コストが掛かる
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・多ビットのパラレルバスの場合は複数の差動シリアルラインが必要
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シリアル化できるバス幅が小さく、多ビットのパラレルバスの場合は複数の差動シリアルラインが必要になります。
２本の差動信号ですべてを伝送させようとするGVIF等と比べると見劣りします。
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・LVDS ICの需要が減っている
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冒頭でも記載しましたが、SoCのMIPI(DSI)やHDMI等の対応によって、LVDSの主要用途して考えられていたデジタルRGBのシリアル化がそもそも不要になっています。
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・パラレルラインの伝送品質に依存する
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ドライバIC入力側のパラレルラインの信号品質やジッターが悪ければ、いくら高性能なドライバICを使っても無意味です。
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・複数のパラレルラインに対応できない
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例えば、20MHz駆動のパラレルラインと33MHz駆動のパラレルラインを１つのLVDS経路に載せることができません。
同じ33MHz駆動であっても、クロックタイミングがずれていれば１つのLVDS経路に載せることができません。
１つのLVDS経路には、１つのクロックチャンネルしかありません。
もちろん製品ICとして複数のパラレルラインに対応すれば別ですが、複数分のクロックチャンネルが非同期で出力されることになります。
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・ジッターに弱い
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遅延やスキューによって同期クロックに対してデータが0.5クロック以上の同期ずれ(ジッター)が発生したとき、
復号後のパラレルバスでビットずれを起こします。
同期クロック自体が±0.25クロックずれて、データが反する方向で0.25クロックずれれば、ビットずれを起こすことになります。規格では最大20%未満に抑えるよう規定されています。
ビットずれを起こした場合、例えばデジタルRGBの場合は点ノイズのちらつきの原因になります。多ビットで複数の差動データチャンネルで構成される場合、チャンネル間は高速パラレルバス同等の同期性が求められます。
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・厳密なインピーダンス管理が求められる
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製品データシートにて、同一で均等なインピーダンスとなるように、レイアウトやスタブ長、コネクタインピーダンス、コネクタピンレイアウトなど、細かい制約や要求事項が規定されています。例えばコネクタ間の配線も、フレキ等よりもツイストペアやシールド構造を推奨しています。フレキを使う場合、両側の２線をガードパターンとしてGNDを割り当てるなどが推奨されます。GND層と配線パターン、コネクタのピン配列、ハーネス経路は常に50Ωになるように容量を管理する必要があります。２線間の距離も短く同長となるようにして均一なコモンモードとなるように要求しています。例えば数pFの差がノイズ等でのノーマルモード化や通常動作でのデータパターンの組み合わせによるジッターを起こします。
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・経路長が２倍になる
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電流は終端を経由して入力側に戻るノーマルモードのため経路長が２倍になり、GNDまでの距離が遠くなります。定電流で低電流のため経路上の損失は無視できますが、なんとなく気になる部分です。
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・電源ノイズに弱い
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ドライバICにもよると思われますが電源の変動にシビアに反応します。OPアンプのように単に変動ノイズとして乗る場合もあると思いますが、LVDSでの懸念要素となるジッターの要因になります。安定した動作のために、安定した電源回路が必要になります。
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・同期クロック専用で２本の配線が必要
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データ線の本数が減るので総合的に考えれば無駄ではないのですが、同期クロックのみを考えると１本から２本に増えます。 差動信号化の目的を考えると仕方がないのですが、GVIFやCANのようにデータに重畳されないので勿体ない感じがします。
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・レシーバーICを配置してパラレル信号に戻す必要がある
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あくまでも経路上の伝送回路であるため、トランシーバICを使うような構成ではレシーバーICを配置してパラレル信号に戻す必要があります。パラレル信号をそのまま伝送する場合と比較すると、信号の変換出力復元による遅延もわずかに発生します。
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・LVDS ICの部品コストが掛かる
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パラレルラインの１部をLVDS化した場合、トランシーバー、レシーバーIC分の部品代が必要になります。当たり前の話ですが、例えば4000台/月で１台100円もの原価低減があれば年間480万円も浮くことになり、1人分の人件費にも相当します。逆に数台/年で原価コストの0.0000・・％に過ぎないのであれば、コストの観点で使うかどうか悩むほうが無駄ですが。
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□３．LVDSの出力
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LVDSの出力は、基本的に下図のように定義されています。
LVDSは、定電流電源を用いたループ式の差動出力であるため+3.5mAのときHi、-3.5mAのとき Loとなります。
しかし基本的に回路の状態はオシロスコープ等を用いて電圧で確認するため、データシート等の規格値も電圧で規定されています。
波形は、Hi：0.35V、Lo：0Vといった低電圧が流れているわけではありません。
レシーバーICの端子間の電位差が±0.35Vであって、電圧自体は1.2Vのオフセット電圧が掛かっています。
対応可能なコモンノイズは±1Vと規定され、オフセット電圧の最大値を加算した2.4Vが最大電圧として規定されています。
1ビットあたりの時間Tは、画面サイズ等に比例して変化します。
実例として、画面サイズ800*480、色数24bit、リフレッシュレート60Hzで考えてみます。このときの１画面のデータ量は、約1.15MB（9216000bit）。LVDSは一般的にRGBの各8bitごとにチャンネルを割り当てます。VSYNCは垂直同期が60Hzですので16.7msごとにフラグ、HSYNCは480ピクセルですので34.7μsecごとにフラグとなり、これらの同期信号は１つのチャンネルで送信されます。このときのRGBの各チャンネルの転送速度が基準レートとなり、１チャンネルあたり約184Mbps、約92MHzです。半クロックで１ビットですので、約5.4nsとなります。
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□４．定電流出力？
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電気信号は一般的に定電圧出力です。例えばHi：3V一定、Lo：0V一定というように、電圧に対して情報の意味を持たせます。
定電流出力は、例えばHi：3.5mA一定、Lo：0mA一定というように、電流が一定となるようにして情報としての意味を持たせます。ただし最終的に電流は抵抗を通って発生する電位差を情報として読み取るため、結局は電圧に対して情報の意味を持つことになります。電流量を情報として直接読み取る手段は、技術的に存在しません。シャント抵抗やホール素子の電流センサ等でわずかな電圧に変換して、増幅してADコンバータ等で読み取るしかありません。
LVDSの定電流源の意味をデータシート等で読む限りでは、出力側の内部抵抗を大きな値に設定することで入力側の負荷抵抗によらず電流一定となるようです。ただし一般的な定電流電源は、負荷変動に対して出力電圧を変動させることによって電流が設定値一定に保つ制御がされます。
定電流出力のメリットとして、負荷が変動しても安定的に動作するという記述を見ることがあります。
これはどういうことでしょうか？
意味がよく分からないので少し考えてみました。
以下は低速なTTL入力で、ケーブルコネクタの抜き差しや短絡が想定される簡単な定電圧回路の例です。
実際はあり得ませんが、例えば経路上に100Ωの接触抵抗が瞬間的に発生したとします。
このときのTTLの入力電圧は、接触抵抗に連動して変動します。
以下はLVDSの説明による定電流回路の例です。
実際はあり得ませんが、例えば経路上に100Ωの接触抵抗が瞬間的に発生したとします。
このときのレシーバーICの入力電圧は、3.5mA一定であれば接触抵抗に連動せずに常に0.35V一定となります。
内部の定電流電源が具体的にどのような回路でどのような制御をしているのかわかりませんが、定電流源と名乗るからにはLVDSの最大ビットレート時におけるデータ1ビット分の時間において3.5mA一定となるような高速な応答性が確保されているはずです。
一部メーカーのアプリケーションノートには、定電流源のためショートにも強いという記載も見られます。
確かに3.5mA一定ですので、ショートしても3.5mAしか流れません。
という感じで、何となく定電流源の意味は理解できますが、嬉しさは感じられない気がします。
上図のような静的な接触抵抗等ではなく動的な負荷変化を指していて、100MHz程度の矩形波では線路上のL成分や隣接する空間電位のC成分を想定しているはずですが、データシートやアプリケーションノートが主張する負荷変動が具体的に何を指しているのか不明です。
実際にLVDSを元にしたような規格では、一般的な定電圧駆動になっていることが多いようです。
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